1. 为什么 FPGA 需要电源排序？
FPGA 内部通常包含多个独立电压域，包括核心逻辑（Core）、I/O 接口、辅助电路（Aux）以及高速收发器（Transceiver）等。
- 防止闩锁效应（Latch-up）：若上电顺序不当，内部寄生二极管结构可能因电压差产生大电流，导致器件永久性损坏。
- 抑制浪涌电流：所有电源轨同时启动会产生极大的瞬态冲击电流，容易触发上级电源的过流保护（OCP）或造成电压塌陷。
- 确保确定性逻辑状态：正确排序能使 I/O 引脚在系统启动期间保持高阻态，避免向下游设备发送错误信号。
2. 方案一：基于 PGOOD 与 EN 引脚的简单级联
这是成本最低的“链式”排序方案。
- 实现逻辑：将前一级电源（如 Core 电源）的
PGOOD输出直接连接到后一级电源的EN输入，形成菊花链式级联。 - 优点：无需额外控制芯片，电路设计最为简洁，BOM 成本最低。
- 缺点：
- 延时不可控：实际电源上升时间受负载电容、输出电流等因素影响较大，无法精确设置。
- 无掉电排序：关机时各电源轨几乎同时下降，无法实现反向时序。
- 稳定性较弱：PGOOD 阈值易受温度和工艺漂移影响，可能导致启动抖动。
3. 方案二：使用专用重置（Reset）IC 进行排序
相比简单级联，重置 IC 引入了精确的电压阈值监控。
- 实现逻辑：重置 IC 持续监控前一级电压，当达到设定阈值（如额定电压的 90%-95%）时，经过外部电容设定的固定延时后，释放下一级的使能信号。
- 优点：采用精密基准电压，阈值精度高，抗噪声干扰能力强。
- 缺点：灵活性有限，一旦硬件定型，延时难以调整，且多数器件仅支持单向上电排序。
4. 方案三：模拟上/下电源排序器（Analog Sequencer）
这是工业应用中最平衡的选择，能够支持复杂的“上电正序，掉电反序”。
- 工作机制：排序器拥有多个开漏输出（Open-Drain）。当全局
EN信号拉高时，排序器按照预设的时间步长（Step Time）依次释放各通道；当EN拉低时，则严格按相反顺序关闭电源轨。 - 优点：
- 支持多片级联以扩展通道数量。
- 提供精确的掉电时序控制（Down-sequencing），满足高端 FPGA 对辅助电压晚于核心电压关闭的要求。
5. 方案四：数字系统健康监控器（基于 PMBus）
针对高端计算平台或多片 FPGA 系统，采用 UCD90120A 等数字控制器是最佳方案。
- 高度可配置：通过 I²C/PMBus 接口，开发人员可在专用 GUI 软件中灵活设置每路电源的启动延时、电压爬升斜率（Slew Rate）及相互依赖关系。
- 实时监控：除了排序，还能持续监测电压、电流和温度。一旦检测到异常（Fault），可设置联动关断，保护昂贵的 FPGA。
- 黑匣子功能：系统失效时自动记录各轨详细状态日志，极大方便故障分析与溯源。
6. FPGA 厂商的典型排序准则
以 Xilinx UltraScale 或 Altera Stratix 系列为例，通用的上电逻辑通常遵循：
- VCCINT（核心电源）：最先上电，建立逻辑基础。
- VCCAUX（辅助电源）：通常随后上电。
- VCCO（I/O 电源）：最后上电，以防在内部逻辑未稳定前驱动输出。 掉电顺序通常与上述顺序完全相反。
7. 结论
FPGA 电源排序方案的选择应与系统价值和复杂度相匹配：
- 简单原型/消费类应用：可采用级联或重置 IC。
- 工业/医疗设备：推荐使用模拟上下电排序器。
- 通信基站/数据中心：数字监控器是确保长期可靠性与维护性的必然选择。